オアゲートの英語

ナンドゲート４，５から構成される許可・不許可レジスタ６はオアゲート３の開閉を制御するゲート制御信号・/WRCを出力する。例文帳に追加

A permission/non-permission register 6 comprising NAND gates 4, 5 outputs a gate control signal/WRC controlling opening/closing of the OR gate 3. - 特許庁

エクスクルーシブオアゲート回路Ｅｘ−ＯＲ１の出力信号は、“Ｌ”となり、フリップフロップ回路ＦＦＣに保持される。例文帳に追加

An output signal of an exclusive OR gate circuit Ex-OR1 becomes 'L' and held in a flip-flop circuit FFC. - 特許庁

オアゲート３は、ＣＰＵから出力される書込信号・/WRを開状態の時に通過させ、閉状態の時不通過とする。例文帳に追加

An OR gate 3 allows passage of a writing signal/WR outputted from a CPU in time of an open state, and does not allow the passage in time of a closed state. - 特許庁

また、オアゲートは不要であり、リセット信号を転送するための配線も不要であるので、パターン占有面積も縮小できる。例文帳に追加

In addition, an OR gate is unnecessary and wiring for transferring the reset signal is also unnecessary so that the pattern occupying area can be reduced. - 特許庁

３００ｈ−３ＦＦｈ等のアドレス８Ａに応じては、オアゲート１８，２８で偶数／奇数に応じた選択信号を発生させ、偶数時はオアゲート２１，２２を通して、バッファ２３，２４に選択信号を出力し、１６ビットバス６，７にＲの出力バッファ２，Ｇの出力バッファ３からのＲＧ信号を伝達する。例文帳に追加

According to addresses 8A like 300h to 3FFh, OR gates 18 and 28 generate select signals corresponding to parity and when the parity is even, the select signals are outputted to buffers 23 and 24 through OR gates 21 and 22 to transmit RG signals from the output buffer 2 of R and an output buffer 3 of G to 16-bit buses 6 and 7. - 特許庁

奇数アドレスに応じては、オアゲート２８を通して、バッファ３１に選択信号を出力し、１６ビットバス６の上位バイトにＢの出力バッファ４からのＢ信号を伝達する。例文帳に追加

According to odd addresses, a select signal is outputted to a buffer 31 through an OR gate 28 to transmit a B signal from an output buffer 4 of B to the high-order bytes of the 16-bit bus 6. - 特許庁

オアゲート９およびインバータ１０、１１はＣＰＵが他のデバイスを指示する信号を出力した時リセット信号・/Rを生成し許可・不許可レジスタ６へ出力する。例文帳に追加

When the CPU outputs a signal for indicating another device, an OR gate 9 and inverters 10, 11 generate a reset signal/R, and output it to the permission/non-permission register 6. - 特許庁

それをFF14により１クロック分遅らせ、オアゲート15で第１のCPUクロックC1との論理和をとり、CPU11及びメモリ12に供給される第２のCPUクロックC3は論理値１に固定され、一時停止する。例文帳に追加

That output is delayed for one clock by an FF 14 and ORed with a first CPU clock C1 by an OR gate 15, and a second CPU clock C3 supplied to a CPU 11 and a memory 12 is fixed at the logic value 1 and is temporarily stopped. - 特許庁