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コア モデルの英語
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英訳・英語 core model
「コア モデル」を含む例文一覧
該当件数 : 11件
(B)のシミュレーション処理によれば、マルチプロセッサモデルのシミュレーション処理に必要なコアモデル間通信を、コアモデル処理時間に隠蔽するように、換言すれば、コアモデル処理と並列にコアモデル間通信処理を実行することができる。例文帳に追加
According to simulation processing of (B), communication processing between core models can be executed so as to shield communications between core models necessary for simulation processing of a multiprocessor model by a core model processing time, in other words, in parallel with the core model processing. - 特許庁
マルチコアモデルシミュレーションプログラム、該プログラムを記録した記録媒体、マルチコアモデルシミュレータ、およびマルチコアモデルシミュレーション方法例文帳に追加
MULTI-CORE MODEL SIMULATION PROGRAM, RECORDING MEDIUM RECORDING THE PROGRAM, MULTI-CORE MODEL SIMULATOR, AND MULTI-CORE MODEL SIMULATION METHOD - 特許庁
(A)のマルチプロセッサモデルでは、プロセッサモデルPE1とプロセッサモデルPE2とのコアモデル処理がシリアライズされているため、プロセッサモデルPE1のコアモデル処理とプロセッサモデルPE2のコアモデル処理との間に、プロセッサモデルPE1からプロセッサモデルPE2へのコアモデル間通信処理時間が必要であった。例文帳に追加
In a multiprocessor model of (A), since core model processing of a processor model PE1 and a processor model PE2 is serialized, a core model-to-core model communication processing time from the processor model PE1 to the processor model PE2 was needed between the core processing of the processor model PE1 and the core model processing of the processor model PE2. - 特許庁
複数のスレッド(102,103)と、前記複数のスレッドを実行する複数のコアモデル(PE0,PE1)とを有するマルチコアモデルシミュレータが提供される。例文帳に追加
The multi-core model simulator has a plurality of threads 102 and 103, and a plurality of core models PE0 and PE1 executing the plurality of threads. - 特許庁
複数のコアモデルは、複数のプロセッサコアモデルであり、それぞれが1つのスレッドを実行し、各スレッドの所定の実行命令数(I1)毎に相互に同期(SNC)がとられる。例文帳に追加
The plurality of core models is a plurality of processor core models, each one executes one thread, and mutual synchronization SNC is carried out every time a predetermined number of executive orders I1 of each thread is carried out. - 特許庁
実施形態によれば、2つのプロセッサコアモデルと、メモリモデルと、エンディアン依存コード検出部と、を備える。例文帳に追加
In an embodiment, a software development system comprises two processor core models, a memory model and an endian-dependent code detection unit. - 特許庁
マルチコアモデルシミュレーションの信頼性および高速化の向上を図ることにより、開発期間の短縮化を実現すること。例文帳に追加
To attain a shortened development period by improving the reliability and speed of multi-core model simulation. - 特許庁
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「コア モデル」を含む例文一覧
該当件数 : 11件
復元ポイント設定手段が、並列処理によりスレッドを実行する複数のコアモデルPE0,PE1間で、定期的な復元ポイントA,B,Cまたはブレイク命令に連動した復元ポイントまたは任意の復元ポイントを同時に設定し、設定した復元ポイントにおけるコアモデルPE0,PE1の状態を再現するための情報を記憶手段に記憶する。例文帳に追加
A restore point setting means simultaneously sets periodical restore points A, B and C, restore points in conjunction with break instructions, or optional restore points between a plurality of core models PE0 and PE1 which execute threads by parallel processing, and information for reproducing states of the core models PE0 and PE1 at the set restore points is stored into a storage means. - 特許庁
アクセス制御手段6bは、プロセッサコアモデル1からのユーザハードウェア用メモリ5へのメモリアクセスを可能にし、ユーザハードウェアモデル2のアクセスと競合しないように制御する。例文帳に追加
An access control means 6b makes memory access from a processor core model 1 to the user hardware memory 5 while controlling to prevent conflict with the access of the user hardware model 2. - 特許庁
2つのプロセッサコアモデルは、エンディアン形式が夫々異なる2つのプロセッサコアと、2つのプロセッサコア間の転送データを一時記憶するバッファメモリと、を備えるシステムのターゲットプログラムを実行して2つのプロセッサコアの動作を夫々模擬する。例文帳に追加
The two processor core models execute a target program of a system comprising two processor cores having endian formats different from each other and a buffer memory for temporarily storing transmission data between the two processor cores to simulate operations of the two processor cores respectively. - 特許庁
エンディアン依存コード検出部は、データ転送先のプロセッサコアモデルがメモリモデルから転送データを読み出すロード命令を実行したとき、リードサイズに基づいてロード命令がエンディアン依存コードであるか否かを判定する。例文帳に追加
When the processor core model of a data transmission destination executes a load instruction for reading out transmission data from the memory model, the endian-dependent code detection unit determines whether the load instruction is an endian-dependent code or not based on the read size. - 特許庁
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